VHDL står för Virtual Hardware dekryptering språk . Det används främst inom verkstadsindustrin att konstruera elektroniska automatisering och att skapa logiska kretsar . VHDL stödjer fallande och stigande array -talet. En VHDL dataväg bestämmer hur data överförs genom ett system . Data vägen faktiskt inte skapa data , bara definierar det dess möjliga vägar . När du skapar en databanai VHDL , måste du bestämma datavägen sammansättning och dess arkitektur . Instruktioner
1
Deklarera dina biblioteksfunktioner . Till exempel, om du vill deklarera en standard logik aritmetisk funktion , skulle koden se ut så här :
” bibliotek IEEE ,
använder IEEE.STD_LOGIC_ARITH.ALL , ”
2
Definiera databanahamnar . Till exempel :
” enhet Datapath är
port ( clock_dp : in std_logic ;
rst_dp : in std_logic ;
imm_data : i std_logic_vector ( 15 downto 0 ) ; ”
dina uppgifter bana hamnar kommer att avgöra hur och var dina dataflöden . Du är i huvudsak bestämma där data matas in och där det är utgång . Addera 3
Stäng datavägenporten posten med hjälp av följande kod :
” ) ;
slutDataPath, ”
4
Bestäm den arkitektoniska strukturen i datavägen. Du måste lista de komponenter, vilka komponenterna består av och hur dataflöden till och från varje komponent . Till exempel skulle exempelkod för att skapa ett register fil se ut så här :
” komponent
port (klocka : in std_logic ;
RST : i std_logic ; ”
5
Stäng arkitektur genom att avsluta struktur med hjälp av ” end struct , ” Addera
.